• English
    • українська
  • English 
    • English
    • українська
  • Login
View Item 
  • Frontpage
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • View Item
  • Frontpage
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • View Item
Сайт інституційного репозитарію ВНТУ містить роботи, матеріали та файли, які були розміщені докторантами, аспірантами та студентами Вінницького Національного Технічного Університету. Для розширення функцій сайту рекомендується увімкнути JavaScript.

Пристрій для швидкого дійсного перетворення Хартлі-Фур'є

Author
Волинець, Віктор Іванович
Волынец, Виктор Иванович
Volynets, Viktor Ivanovych
Date
2002-05-15
Metadata
Show full item record
Collections
  • Патенти (ВДТУ) [339]
Abstract
Пристрій для швидкого дійсного перетворення Хартлі-Фур'є містить блок синхронізації, блок постійної пам'яті, два лічильники адрес, два вхідні регістри, регістр, вихідний регістр, три комутатори, два помножувачі, суматор-віднімач і блок пам'яті. Додатково введені четвертий та п'ятий комутатори, інформаційні входи яких з'єднані з виходами першого та другого вхідних регістрів, виходи - з другими входами відповідно першого та другого помножувачів, а входи керування - із виходом блока синхронізації.
 
Предлагаемое устройство для быстрого преобразования Хартли-Фурье в реальном масштабе времени содержит устройство синхронизации, постоянное запоминающее устройство, два счетчика адреса, два регистра входных данных, промежуточный регистр, регистр выходных данных, три коммутатора, два умножителя, устройство суммирования и вычитания, оперативное запоминающее устройство. Дополнительно устройство содержит четвертый и пятый коммутаторы, информационные входы которых соединены с соответствующими выходами регистров входных данных, информационные выходы соединены с соответствующими входами умножителей, а управляющие входы соединены с выходом устройства синхронизации.
 
The proposed device for fast real-time discrete Hartley-Fourier processing contains a timing unit, a read-only memory, two address counters, two input data registers, an intermediate register, an output data register, three switches, two data multipliers, a summing-subtracting unit, and random-access memory. The proposed device is supplemented with the third and the fifth switches. The information inputs of these switches are connected to the corresponding outputs of the input data registers, the information outputs are connected to the corresponding inputs of the data multipliers, and the control inputs are connected to the output of the timing unit.
 
URI:
http://ir.lib.vntu.edu.ua//handle/123456789/21945
View/Open
46339A.pdf (263.3Kb)

Institutional Repository

FrontpageSearchHelpContact UsAbout Us

University Resources

JetIQLibrary websiteUniversity websiteE-catalog of VNTU

Browse

All of DSpaceCommunities & CollectionsBy Issue DateAuthorsTitlesSubjectsTypePublisherLanguageUdcISSNPublicationDOIThis CollectionBy Issue DateAuthorsTitlesSubjectsTypePublisherLanguageUdcISSNPublicationDOI

My Account

LoginRegister

Statistics

View Usage Statistics

ISSN 2413-6360 | Frontpage | Send Feedback | Help | Contact Us | About Us
© 2016 Vinnytsia National Technical University | Extra plugins code by VNTU Linuxoids | Powered by DSpace
Працює за підтримки 
НТБ ВНТУ