• English
    • українська
  • українська 
    • English
    • українська
  • Увійти
Дивитися документ 
  • Головна
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • Дивитися документ
  • Головна
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • Дивитися документ
Сайт інституційного репозитарію ВНТУ містить роботи, матеріали та файли, які були розміщені докторантами, аспірантами та студентами Вінницького Національного Технічного Університету. Для розширення функцій сайту рекомендується увімкнути JavaScript.

Пристрій для швидкого дійсного перетворення Хартлі-Фур'є

Автор
Волинець, Віктор Іванович
Волынец, Виктор Иванович
Volynets, Viktor Ivanovych
Дата
2002-05-15
Metadata
Показати повну інформацію
Collections
  • Патенти (ВДТУ) [339]
Анотації
Пристрій для швидкого дійсного перетворення Хартлі-Фур'є містить блок синхронізації, блок постійної пам'яті, два лічильники адрес, два вхідні регістри, регістр, вихідний регістр, три комутатори, два помножувачі, суматор-віднімач і блок пам'яті. Додатково введені четвертий та п'ятий комутатори, інформаційні входи яких з'єднані з виходами першого та другого вхідних регістрів, виходи - з другими входами відповідно першого та другого помножувачів, а входи керування - із виходом блока синхронізації.
 
Предлагаемое устройство для быстрого преобразования Хартли-Фурье в реальном масштабе времени содержит устройство синхронизации, постоянное запоминающее устройство, два счетчика адреса, два регистра входных данных, промежуточный регистр, регистр выходных данных, три коммутатора, два умножителя, устройство суммирования и вычитания, оперативное запоминающее устройство. Дополнительно устройство содержит четвертый и пятый коммутаторы, информационные входы которых соединены с соответствующими выходами регистров входных данных, информационные выходы соединены с соответствующими входами умножителей, а управляющие входы соединены с выходом устройства синхронизации.
 
The proposed device for fast real-time discrete Hartley-Fourier processing contains a timing unit, a read-only memory, two address counters, two input data registers, an intermediate register, an output data register, three switches, two data multipliers, a summing-subtracting unit, and random-access memory. The proposed device is supplemented with the third and the fifth switches. The information inputs of these switches are connected to the corresponding outputs of the input data registers, the information outputs are connected to the corresponding inputs of the data multipliers, and the control inputs are connected to the output of the timing unit.
 
URI:
http://ir.lib.vntu.edu.ua//handle/123456789/21945
Відкрити
46339A.pdf (263.3Kb)

Інституційний репозиторій

ГоловнаПошукДовідкаКонтактиПро нас

Ресурси

JetIQСайт бібліотекиСайт університетаЕлектронний каталог ВНТУ

Перегляд

Всі архівиСпільноти та колекціїЗа датою публікаціїАвторамиНазвамиТемамиТипВидавництвоМоваУДКISSNВидання, що міститьDOIЦя колекціяЗа датою публікаціїАвторамиНазвамиТемамиТипВидавництвоМоваУДКISSNВидання, що міститьDOI

Мій обліковий запис

ВхідРеєстрація

Статистика

View Usage Statistics

ISSN 2413-6360 | Головна | Відправити відгук | Довідка | Контакти | Про нас
© 2016 Vinnytsia National Technical University | Extra plugins code by VNTU Linuxoids | Powered by DSpace
Працює за підтримки 
НТБ ВНТУ