Корелятор

Abstract

Корелятор, що містить блок керування і кореляційну матрицю, обчислювальні комірки якої містять елемент І, перший вхід якого підключений до входу еталонного сигналу корелятора, два тригера, мультиплексор, в кожній обчислювальній комірці вихід мультиплексора з'єднаний з інформаційним входом першого тригера, вхід встановлення в “0” першого тригера і вхід встановлення в “1” другого тригера підключені до входу встановлення початкового стану, інверсний вихід першого тригера з'єднаний з другим входом елемента І, вихід якого з'єднаний з входом встановлення в “0” другого тригера, в кожному рядку матриці перші інформаційні входи мультиплексорів обчислювальних комірок кожного наступного стовпця з'єднані з прямими виходами перших тригерів відповідних обчислювальних комірок попереднього стовпця того ж рядки, а прямі виходи перших тригерів обчислювальних комірок наступного стовпця з'єднані з другими інформаційними входами мультиплексорів відповідних обчислювальних комірок попереднього стовпця того ж рядка, в кожному стовпці матриці треті інформаційні входи мультиплексорів обчислювальних комірок кожного наступної рядка з'єднані з прямими виходами перших тригерів відповідних обчислювальних комірок попереднього рядка того ж стовпця, а прямі виходи перших тригерів обчислювальних комірок кожного наступної рядка з'єднані з четвертими інформаційними входами мультиплексорів відповідних обчислювальних комірок попереднього рядка того ж стовпця, який відрізняється тим, що введено блок пам'яті еталонів, аналого-цифровий перетворювач та матрицю світлодіодів, причому оптичні входи пристрою з'єднані з входами аналого-цифрового перетворювача, виходи якого електрично з'єднані з бінарними входами кореляційної матриці, бінарні виходи якої підключені до відповідних входів матриці світлодіодів, інформаційні виходи корелятора з'єднані з оптичними виходами матриці світлодіодів, а інформаційні входи корелятора з'єднані з входами блока пам'яті еталонів, вхід початкового встановлення, вхід запуску, вхід синхронізації корелятора підключені відповідно до першого, другого і третього входів блока керування, перший, другий, третій виходи блока керування підключені відповідно до входів початкового встановлення, синхронізації та адреси кореляційної матриці, а його четвертий, п'ятий і шостий виходи з'єднані відповідно з входами запису і зчитування та адресним входом блока пам'яті еталонів, інформаційний вихід якого з'єднаний з входом кореляційної матриці, крім того, в кожній обчислювальній комірці прямий вихід другого тригера з'єднаний з бінарним виходом обчислювальної комірки, її бінарний вхід з'єднаний з входом встановлення в “1” першого тригера, її адресний вхід і вхід синхронізації підключені відповідно до адресних входів мультиплексора і тактового входу першого тригера.