<link rel="stylesheet" href="styles.f3b1fba60ec7970c.css">

Апаратна реалізація SHA алгоритмів на різних FPGA та порівняння швидкодії

Ескіз

Файли

6623.pdf (509,71 KB)

Дата

2019

Автори

Назва журналу

Номер ISSN

Назва тому

Видавець

Вінницький національний технічний університет

DOI

Анотація

This paper presents a comparison of the current SHA-2 standard algorithm and SHA-3 candidate Blake in terms of hardware efficiency in modern Intel FPGA. The algorithm is implemented with the use of several platforms, which are based on the concepts of folding, unrolling and pipelining. The relation of speed and bandwidth to the finite volume in a matrix is studied. Implementations of the algorithm are compared on the basis of their overall performance and identify the specific features of each of them, which is important for implementation in hardware structure.

Опис

Ключові слова

SHA , FPGA , Altera , Intel , Quartus , folding , unrolling , pipelining , hash

УДК

621.374

Тип документа

Thesis

Мова

uk_UA

Є частиною

Матеріали XLVIII науково-технічної конференції підрозділів ВНТУ, Вінниця, 13-15 березня 2019 р.

ISSN

Бібліографічний опис

Гаврілов, Д. В. Апаратна реалізація SHA алгоритмів на різних FPGA та порівняння швидкодії [Електронний ресурс] / Д. В. Гаврілов // Матеріали XLVIII науково-технічної конференції підрозділів ВНТУ, Вінниця, 13-15 березня 2019 р. – Електрон. текст. дані. – 2019. – Режим доступу: https://conferences.vntu.edu.ua/index.php/all-frtzp/all-frtzp-2019/paper/view/6623.

URI

https://ir.lib.vntu.edu.ua/handle/123456789/26929

Зібрання

НТКП ВНТУ. Факультет інфокомунікацій, радіоелектроніки та наносистем (2019)

Схвалення

Рецензія

Доповнено

Цитується в

Список використаної літератури (7)

  1. E. Homsirikamol, M. Rogawski, K. Gaj, and G. Mason, “Comparing hardware performance of round 3 SHA-3 candidates using multiple hardware architectures in Xilinx and Altera FPGAs,” in Ecrypt II Hash Workshop 2011, 2011. [Online]. Available: http://www.ecrypt.eu.org/ hash2011/proceedings/hash201107.pdf
  2. Y. Jararweh, L. Tawalbeh, H. Tawalbeh and A. Moh’d, "Hardware Performance Evaluation of SHA-3 Candidate Algorithms," Journal of Information Security, Vol. 3 No. 2, 2012, pp. 69-76. doi: 10.4236/jis.2012.32008.
  3. Gaj K., Homsirikamol E., Rogawski M. (2010) Fair and Comprehensive Methodology for Comparing Hardware Performance of Fourteen Round Two SHA-3 Candidates Using FPGAs. In: Mangard S., Standaert FX. (eds) Cryptographic Hardware and Embedded Systems, CHES 2010. CHES 2010. Lecture Notes in Computer Science, vol 6225. Springer, Berlin, Heidelberg. DOI 10.1007/978-3-642-15031-9_18.
  4. Xiaoyun Wang and Yiqun Lisa Yin and Hongbo Yu, Finding Collisions in the Full SHA-1, Advances in Cryptology - CRYPTO 2005: 25th Annual International Cryptology Conference, Santa Barbara, California, USA, August 14-18, 2005, Proceedings, Lecture Notes in Computer Science, Springer, vol. 3621, pp. 17-36, doi: 10.1007/11535218_2, https://iacr.org/archive/crypto2005/36210017/36210017.pdf
  5. NIST, “Cryptographic Algorithm Validation Program,” 2010. http://csrc.nist.gov
  6. NIST, “Secure Hashing,” 2011. http://csrc.nist.gov
  7. M. Knezevic et al., "Fair and Consistent Hardware Evaluation of Fourteen Round Two SHA-3 Candidates," in IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 20, no. 5, pp. 827-840, May 2012. doi: 10.1109/TVLSI.2011.2128353