FPGA-реалізація хаотичного атрактора на основі структури з від’ємним опором за допомогою модифікованої моделі Aніщенка-Aстахова

Abstract

The article presents a simple and reproducible hardware implementation of a chaotic attractor based on a structure with negative resistance implemented using a modified Anishchenko–Astakhov model on an FPGA with single-cycle integration by the Euler method. At the preparation stage, Python modeling was performed to parameters and an integration step that ensure a stable chaotic regime. Nonlinearities of the model of a chaotic attractor based on a structure with negative resistance were hardware-accounted for. The system clock of 50 MHz is divided into working 5 MHz, which corresponds to the long critical path of the combinatorial circuit and simplifies timing-closure for educational and demonstration purposes. Comparison of hardware samples with the reference software model confirmed characteristic phase portraits, stable latency, and preservation of chaotic properties at the declared frequencies. The proposed architecture serves as a “baseline” for further acceleration: partial pipeline of individual operations, increasing bit depth and transition to higher-order methods, as well as for integration with real-time data acquisition interfaces.

У статті представлено просту та відтворювану апаратну реалізацію хаотичного атрактора на основі структури з від’ємним опором реалізованої за допомогою модифікованої моделі Аніщенка–Астахова на FPGA з одноцикловим інтегруванням методом Ейлера. На етапі підготовки виконано Python-моделювання для підбору параметрів та кроку інтегрування, що забезпечують стійкий хаотичний режим. Апаратно враховані нелінійності моделі хаотичного атрактора на основі структури з від’ємним опором. Системне тактування 50 МГц ділиться до робочих 5 МГц, що відповідає довгому критичному шляху комбінаторної схеми та спрощує timing-closure для навчально-демонстраційних цілей. Порівняння апаратних вибірок із еталонною програмною моделлю підтвердило характерні фазові портрети, стабільну латентність оновлення та збереження хаотичних властивостей за заявлених частот. Запропонована архітектура слугує «базовою лінією» для подальшого прискорення: часткового конвеєрування окремих операцій, підвищення розрядності й переходу до методів вищого порядку, а також для інтеграції з інтерфейсами збору даних в режимі реального часу.