Реалізація двовходового дискретного перцептрона зі зміщеними синаптичними сигналами на ПЛІС засобами ALTERAHDL

Abstract

The paper proposes and experimentally investigates a hardware implementation of a discrete two-input probabilistic perceptron on a Field-Programmable Gate Array (FPGA). The perceptron is constructed three elementary modules — shift2b (synaptic signal shifting via simple addition), cnts (aggregation based on counting the number of unique values), and cmp2b (a two-bit activation comparator). The hardware implementation of the discrete perceptron relies on shifting input signals using an integer addition operation, which significantly reduces hardware requirements. Additionally, the proposed perceptron architecture ensures minimal component complexity (2–3 logic elements per block) and enables, by merely altering the weights and threshold, the emulation of six basic Boolean operations — OR, AND, XOR, NOR, NAND, and XNOR. This approach enables the creation of hardware mono-structural components based on a unified block, capable of implementing different logical functions depending on application requirements. Functional simulation confirmed the correctness of all implemented truth tables, and timing analysis indicated a critical path delay of 16.7 ns, corresponding to an operating frequency of approximately 60 MHz without pipelining. The derived analytical relations demonstrate the potential for reducing hardware resource usage compared to traditional linear adders when synthesizing first- and second-order logic functions. The proposed approach paves the way for scaling to a higher number of inputs, integration of statistical (probabilistic) aggregation criteria, and the development of embedded on-chip learning procedures. The results confirm the viability of using discrete perceptron structures as lightweight, energy-efficient classifiers in real-time systems and specialized neural network accelerators.Запропоновано й експериментально досліджено апаратну реалізацію дискретного двовходового ймовірнісного перцептрона на програмованій логічній інтегральній схемі (ПЛІС). Перцептрон побудовано з трьох елементарних модулів — shift2b (зміщення синаптичних сигналів простим додаванням), cnts (агрегація на основі підрахунку кількості унікальних значень) і cmp2b (активаційний двобітовий компаратор). Апаратна реалізація дискретного перцептрона ґрунтується на використанні зміщення вхідних сигналів шляхом використання цілочислової операції додавання, що дозволяє знизити апаратні потреби. Запропонована архітектура реалізації перцептрона забезпечує мінімальну компонентну складність (2—3 логічні елементи на блок) та дозволяє, шляхом лише зміни ваг і порога, відтворити шість базових булевих операцій — OR, AND, XOR, NOR, NAND, XNOR. Такий підхід в перспективі дозволяє створювати апаратно моноструктурні компоненти на основі єдиного блока, що в залежності від потреб може реалізовувати різні логічні функції. Функціональне моделювання підтвердило коректність реалізації всіх заданих таблиць істинності, а інструментальний аналіз затримок показав критичний шлях 16,7 нс, що відповідає робочій частоті близько 60 МГц без конвеєризації. Отримані аналітичні співвідношення демонструють можливість зменшення апаратних ресурсів порівняно з традиційним лінійним суматором з синтезом логічних функцій першого та другого порядку. Запропонований підхід відкриває можливості масштабування на більшу кількість входів, інтеграції статистичних (ймовірнісних) критеріїв агрегації та розробки вбудованих процедур он-чіп-навчання. Результати підтверджують перспективність використання дискретних перцептронних структур як легковагових, енергоефективних класифікаторів у системах реального часу та спеціалізованих нейромережевих компонентах.

The paper proposes and experimentally investigates a hardware implementation of a discrete two-input probabilistic perceptron on a Field-Programmable Gate Array (FPGA). The perceptron is constructed three elementary modules — shift2b (synaptic signal shifting via simple addition), cnts (aggregation based on counting the number of unique values), and cmp2b (a two-bit activation comparator). The hardware implementation of the discrete perceptron relies on shifting input signals using an integer addition operation, which significantly reduces hardware requirements. Additionally, the proposed perceptron architecture ensures minimal component complexity (2–3 logic elements per block) and enables, by merely altering the weights and threshold, the emulation of six basic Boolean operations — OR, AND, XOR, NOR, NAND, and XNOR. This approach enables the creation of hardware mono-structural components based on a unified block, capable of implementing different logical functions depending on application requirements. Functional simulation confirmed the correctness of all implemented truth tables, and timing analysis indicated a critical path delay of 16.7 ns, corresponding to an operating frequency of approximately 60 MHz without pipelining. The derived analytical relations demonstrate the potential for reducing hardware resource usage compared to traditional linear adders when synthesizing first- and second-order logic functions. The proposed approach paves the way for scaling to a higher number of inputs, integration of statistical (probabilistic) aggregation criteria, and the development of embedded on-chip learning procedures. The results confirm the viability of using discrete perceptron structures as lightweight, energy-efficient classifiers in real-time systems and specialized neural network accelerators.