Показати скорочену інформацію

dc.contributor.authorАзаров, Олексій Дмитровичuk
dc.contributor.authorЧерняк, Олександр Івановичuk
dc.contributor.authorАзаров, Алексей Дмитриевичru
dc.contributor.authorAzarov, Oleksii Dmytrovychen
dc.date.accessioned2017-05-23T10:51:39Z
dc.date.available2017-05-23T10:51:39Z
dc.date.issued2017-04-25
dc.identifier115599
dc.identifier.citationПат. 115599 UA, МПК H03M 1/46. Реверсивний циклічний лічильник у фібоначчієвій системі числення [Текст] / О. Д. Азаров, О. І. Черняк (Україна). - № u2016 10039 ; заявл. 03.10.2016 ; опубл. 25.04.2017, Бюл. № 8. - 10 с. : кресл.uk
dc.identifier.urihttp://ir.lib.vntu.edu.ua//handle/123456789/15416
dc.description.abstractРеверсивний циклічний лічильник у фібоначчієвій системі числення, що має N розрядів, вхід режиму реверсивної лічби, вхід тактових імпульсів, N входів встановлення розрядів з першого по N-й в одиничний стан, N входів встановлення розрядів з першого по N-й у нульовий стан, N інформаційних виходів, та у кожному розряді містить лічильний тригер, перший розряд містить логічний елемент І-НЕ, перший і N-й розряд містять логічний елемент ВИКЛЮЧНЕ АБО, кожен розряд, крім першого і N-гo, містить перший і другий логічні елементи ВИКЛЮЧНЕ АБО, перший і другий логічні елементи І-НЕ, а N-й розряд містить перший логічний елемент І-НЕ, причому, входи встановлення розрядів в одиничний стан з'єднані з входами S встановлення в одиничний стан лічильних тригерів відповідних розрядів, входи встановлення розрядів в нульовий стан з'єднані з входами R встановлення в одиничний стан лічильних тригерів відповідних розрядів, вхід тактових імпульсів лічильника з'єднаний з входами С синхронізації лічильних тригерів з першого по N-й розрядів, прямий вихід кожного і-го лічильного тригера з першого по N-й розряди з'єднаний з і-м інформаційним виходом лічильника, вхід режиму реверсивної лічби з'єднаний з першими входами всіх логічних елементів ВИКЛЮЧНЕ АБО, всіх перших логічних елементів ВИКЛЮЧНЕ АБО та всіх других логічних елементів ВИКЛЮЧНЕ АБО, прямий вихід лічильного тригера першого розряду з'єднаний з другим входом логічного елемента ВИКЛЮЧНЕ АБО першого розряду, прямий вихід кожного і-го лічильного тригера з другого по (N-l)-й розряди з'єднаний з другим входом першого логічного елемента ВИКЛЮЧНЕ АБО і-го розряду, інверсний вихід кожного і-го лічильного тригера з другого по (N-l)-й розряди з'єднаний з другим входом другого логічного елемента ВИКЛЮЧНЕ АБО і-го розряду, інверсний вихід лічильного тригера N-гo розряду з'єднаний з другим входом логічного елемента ВИКЛЮЧНЕ АБО N-гo розряду, вихід другого логічного елемента ВИКЛЮЧНЕ АБО кожного і-го розряду з другого по (N-l)-й з'єднаний з першим входом першого логічного елемента І-НЕ і-го розряду, вихід першого логічного елемента ВИКЛЮЧНЕ АБО кожного і-го розряду з другого по (N-2)-h з'єднаний з другим входом першого логічного елемента І-НЕ (і+1)-го розряду та третім входом першого логічного елемента І-НЕ (і+2)-го розряду, вихід логічного елемента ВИКЛЮЧНЕ АБО першого розряду з'єднаний з першим входом логічного елемента І-НЕ першого розряду, другим входом першого логічного елемента І-НЕ другого розряду та третім входом першого логічного елемента І-НЕ третього розряду, вихід логічного елемента ВИКЛЮЧНЕ АБО N-гo розряду з'єднаний з першим входом першого логічного елемента І-НЕ N-гo розряду, другий вхід якого з'єднаний з виходом першого логічного елемента ВИКЛЮЧНЕ АБО (N-1)-го розряду, вихід першого логічного елемента І-НЕ кожного і-го розряду з другого по (N-l)-й з'єднаний з першим входом другого логічного елемента І-НЕ і-го розряду, вихід якого з'єднаний з Т-входом лічильного тригера і-го розряду, вихід першого логічного елемента І-НЕ кожного і-го розряду з третього по N-й з'єднаний з другим входом другого логічного елемента І-НЕ (і-1)-го розряду, вихід першого логічного елемента І-НЕ кожного і-го розряду з четвертого по N-й з'єднаний з третім входом другого логічного елемента І-НЕ (і-2)-го розряду, вихід першого логічного елемента ВИКЛЮЧНЕ АБО другого розряду з'єднаний з другим входом логічного елемента І-НЕ першого розряду, який відрізняється тим, що в нього введено другий логічний елемент І-НЕ N-гo розряду та логічний елемент І-НЕ лічильника, перший вхід якого з'єднаний з виходом логічного елемента ВИКЛЮЧНЕ АБО першого розряду, другий вхід з'єднаний з виходом першого логічного елемента ВИКЛЮЧНЕ АБО другого розряду, третій вхід з'єднаний з виходом першого логічного елемента ВИКЛЮЧНЕ АБО третього розряду, а вихід з'єднаний з третім входом логічного елемента І-НЕ першого розряду, четвертими входами других логічних елементів І-НЕ розрядів з другого по (N-2)й, третім входом другого логічного елемента І-НЕ (N-l)-гo розряду та першим входом другого логічного елемента І-НЕ N-гo розряду, другий вхід якого з'єднаний з виходом першого логічного елемента І-НЕ N-гo розряду, а вихід з'єднаний з Т-входом лічильного тригера N-гo розряду, вихід логічного елемента ВИКЛЮЧНЕ АБО першого розряду з'єднаний з Т-входом лічильного тригера першого розряду.uk
dc.language.isouk_UAuk_UA
dc.publisherДержавне підприємство "Український інститут промислової власності" (УКРПАТЕНТ)uk
dc.subjectH03M 1/46
dc.subjectцифрова вимірювальна технікаuk
dc.subjectцифрова обчислювальна технікаuk
dc.subjectфібоначчієва система численняuk
dc.subjectреверсивний лічильникuk
dc.titleРеверсивний циклічний лічильник у фібоначчієвій системі численняuk
dc.typePatent


Файли в цьому документі

Thumbnail

Даний документ включений в наступну(і) колекцію(ї)

Показати скорочену інформацію