Пристрій для визначення інтенсивності дзеркальної складової кольору

Abstract

Пристрій для визначення інтенсивності дзеркальної складової кольору включає перший, другий, третій і четвертий регістри, мультиплексор, суматор, блок постійної пам'яті, блок множення, вихід якого підключений до інформаційного виходу пристрою, а перший і другий входи з'єднані відповідно з виходом першого регістра і виходом блока постійної пам'яті, вихід другого регістра підключений до першого входу суматора, вихід якого з'єднаний з першим інформаційним входом мультиплексора, вихід якого підключений до інформаційного входу четвертого регістра, а другий інформаційний вхід - до виходу третього регістра, другий вхід суматора з’єднаний з виходом четвертого регістра. В пристрій введені п'ятий регістр, лічильник, дешифратор, другий блок постійної пам'яті, другий блок множення та блок керування.

Предлагаемое устройство для определения зеркальной составляющей цвета содержит четыре регистра данных, мультиплексор, сумматор, постоянное запоминающее устройство и умножитель. Выход умножителя соединен с сигнальным входом предлагаемого устройства. Первый и второй входы умножителя соединены, соответственно, с выходом первого регистра и выходом запоминающего устройства. Выход второго регистра соединен с первым входом сумматора. Выход сумматора соединен с первым сигнальным входом мультиплексора. Второй сигнальный вход мультиплексора соединен с выходом третьего регистра. Выход мультиплексора соединен с входом четвертого регистра. Второй вход сумматора соединен с выходом четвертого регистра. Кроме того, предлагаемое устройство содержит дополнительный регистр данных, двоичный счетчик, дешифратор, дополнительное постоянное запоминающее устройство, дополнительный умножитель и устройство управления.

The proposed device for determining the mirror component of color contains four data registers, a multiplexer, a summing unit, a read-only memory unit, and a multiplier. The output of the multiplier is connected to the signal input of the proposed device. The first input and the second input of the multiplier are accordingly connected to the output of the first register and the output of the read-only memory unit. The output of the second register is connected to the first input of the summing unit. The output of the summing unit is connected to the first signal input of the multiplexer. The second signal input of the multiplexer is connected to the output of the third register. The output of the multiplexer is connected to the input of the fourth register. The second input of the summing unit is connected to the output of the fourth register. Additionally, the proposed device contains an additional data register, a binary counter, a decoder, an additional read-only memory unit, an additional multiplier, and a control unit.