Реверсивний генератор кодових послідовностей на FPGA

Abstract

В даній статті розглядається запропоноване нове рішення реверсивного генератора кодових послідовностей, що дозволяє зменшити потрібного ресурсу ІС, так яка побудований на регістрі довільної розрядності, таким чином дає можливість утворювати вихідну шину довільної розрядності без зміни вихідного коду в точці реверсу. Описаний метод визначення функції збудження, що забезпечує повернення до робочого циклу. Дане рішення дозволяє створювати гнучкі системи на основі стандартних інтегральних мікросхем жорсткої логіки. Викладено результат моделювання схеми реверсивного генератора кодових послідовностей у програмному забезпеченні САПР Altera Quartus II із часовими діаграмами.

This article examines the proposed new reversible code sequence generator, which reduces the required IP resource so that it is built on an arbitrary bit register, thus allowing the formation of an arbitrary bit output bus without changing the source code at the reverse. The method of determining the excitation function, which provides a return to the working cycle, is described. This solution allows you to create flexible systems based on standard integrated circuits of hard logic. The result of simulation of a reverse code sequence generator in the software of CAD Altera Quartus II with time charts is presented.