dc.contributor.author | Гаврілов, Д. В. | uk |
dc.date.accessioned | 2019-12-04T21:38:02Z | |
dc.date.available | 2019-12-04T21:38:02Z | |
dc.date.issued | 2019 | |
dc.identifier.citation | Гаврілов, Д. В. Апаратна реалізація SHA алгоритмів на різних FPGA та порівняння швидкодії [Електронний ресурс] / Д. В. Гаврілов // Матеріали XLVIII науково-технічної конференції підрозділів ВНТУ, Вінниця, 13-15 березня 2019 р. – Електрон. текст. дані. – 2019. – Режим доступу: https://conferences.vntu.edu.ua/index.php/all-frtzp/all-frtzp-2019/paper/view/6623. | uk |
dc.identifier.uri | https://ir.lib.vntu.edu.ua//handle/123456789/26929 | |
dc.description.abstract | У цій роботі представлено порівняння алгоритму поточного стандарту SHA-2 та кандидату SHA-3 Blake з точки зору апаратної ефективності в сучасних Intel FPGA. Алгоритм реалізований з використанням декількох платформ, які засновані на концепціях згортання, розгортання і конвеєрної обробки. Досліджується відношення швидкодії і пропускної здатності до кінцевого об’єму у матриці. Реалізації алгоритму порівнюються на основі їх загальної продуктивності і ідентифікуються характерні особливості кожної з них, що є важливим з точки зору створення апаратної структури. | uk |
dc.description.abstract | This paper presents a comparison of the current SHA-2 standard algorithm and SHA-3 candidate Blake in terms of hardware efficiency in modern Intel FPGA. The algorithm is implemented with the use of several platforms, which are based on the concepts of folding, unrolling and pipelining. The relation of speed and bandwidth to the finite volume in a matrix is studied. Implementations of the algorithm are compared on the basis of their overall performance and identify the specific features of each of them, which is important for implementation in hardware structure. | en |
dc.language.iso | ua | ua |
dc.publisher | ВНТУ | uk |
dc.relation.ispartof | Матеріали XLVIII науково-технічної конференції підрозділів ВНТУ, Вінниця, 13-15 березня 2019 р. | uk |
dc.relation.uri | https://conferences.vntu.edu.ua/index.php/all-frtzp/all-frtzp-2019/paper/view/6623 | |
dc.subject | SHA | en |
dc.subject | FPGA | en |
dc.subject | Altera | en |
dc.subject | Intel | en |
dc.subject | Quartus | en |
dc.subject | згортання | uk |
dc.subject | розгортання | uk |
dc.subject | конвеєрна обробка | uk |
dc.subject | хешування | uk |
dc.subject | folding | en |
dc.subject | unrolling | en |
dc.subject | pipelining | en |
dc.subject | hash | en |
dc.title | Апаратна реалізація SHA алгоритмів на різних FPGA та порівняння швидкодії | ua |
dc.type | Thesis | |
dc.identifier.udc | 621.374 | |
dc.relation.references | E. Homsirikamol, M. Rogawski, K. Gaj, and G. Mason, “Comparing hardware performance of round 3 SHA-3 candidates
using multiple hardware architectures in Xilinx and Altera FPGAs,” in Ecrypt II Hash Workshop 2011, 2011. [Online]. Available:
http://www.ecrypt.eu.org/ hash2011/proceedings/hash201107.pdf | en |
dc.relation.references | Y. Jararweh, L. Tawalbeh, H. Tawalbeh and A. Moh’d, "Hardware Performance Evaluation of SHA-3 Candidate
Algorithms," Journal of Information Security, Vol. 3 No. 2, 2012, pp. 69-76. doi: 10.4236/jis.2012.32008. | en |
dc.relation.references | Gaj K., Homsirikamol E., Rogawski M. (2010) Fair and Comprehensive Methodology for Comparing Hardware
Performance of Fourteen Round Two SHA-3 Candidates Using FPGAs. In: Mangard S., Standaert FX. (eds) Cryptographic
Hardware and Embedded Systems, CHES 2010. CHES 2010. Lecture Notes in Computer Science, vol 6225. Springer, Berlin,
Heidelberg. DOI 10.1007/978-3-642-15031-9_18. | en |
dc.relation.references | Xiaoyun Wang and Yiqun Lisa Yin and Hongbo Yu, Finding Collisions in the Full SHA-1, Advances in Cryptology -
CRYPTO 2005: 25th Annual International Cryptology Conference, Santa Barbara, California, USA, August 14-18, 2005,
Proceedings, Lecture Notes in Computer Science, Springer, vol. 3621, pp. 17-36, doi: 10.1007/11535218_2,
https://iacr.org/archive/crypto2005/36210017/36210017.pdf | en |
dc.relation.references | NIST, “Cryptographic Algorithm Validation Program,” 2010. http://csrc.nist.gov | en |
dc.relation.references | NIST, “Secure Hashing,” 2011. http://csrc.nist.gov | en |
dc.relation.references | M. Knezevic et al., "Fair and Consistent Hardware Evaluation of Fourteen Round Two SHA-3 Candidates," in IEEE
Transactions on Very Large Scale Integration (VLSI) Systems, vol. 20, no. 5, pp. 827-840, May 2012. doi:
10.1109/TVLSI.2011.2128353 | en |
dc.relation.references | Николай Ковач, "Майнер с алгоритмом Blake," https://marsohod.org/projects/proekty-dlya-platy-marsokhod3/363-blake | ru |
dc.relation.references | Кофанов В. Л. Лабораторний практикум з цифрових пристроїв на основі САПР Quartus II [Текст] : навчальний
посібник / В. Л. Кофанов, О. В. Осадчук, Д. В. Гаврілов. – Вінниця : УНІВЕРСУМ- Вінниця, 2007. – 167 с. | uk |
dc.relation.references | Кофанов В. Л. Лабораторний практикум з дослідження цифрових пристроїв на основі САПР MAX+PLUS II [Текст]
: лабораторний практикум / В. Л. Кофанов, О. В. Осадчук, Д. В. Гаврілов. – Вінниця : УНІВЕРСУМ-Вінниця, 2006. – 200 с. | uk |