Апаратна реалізація SHA алгоритмів на різних FPGA та порівняння швидкодії

Abstract

У цій роботі представлено порівняння алгоритму поточного стандарту SHA-2 та кандидату SHA-3 Blake з точки зору апаратної ефективності в сучасних Intel FPGA. Алгоритм реалізований з використанням декількох платформ, які засновані на концепціях згортання, розгортання і конвеєрної обробки. Досліджується відношення швидкодії і пропускної здатності до кінцевого об’єму у матриці. Реалізації алгоритму порівнюються на основі їх загальної продуктивності і ідентифікуються характерні особливості кожної з них, що є важливим з точки зору створення апаратної структури.

This paper presents a comparison of the current SHA-2 standard algorithm and SHA-3 candidate Blake in terms of hardware efficiency in modern Intel FPGA. The algorithm is implemented with the use of several platforms, which are based on the concepts of folding, unrolling and pipelining. The relation of speed and bandwidth to the finite volume in a matrix is studied. Implementations of the algorithm are compared on the basis of their overall performance and identify the specific features of each of them, which is important for implementation in hardware structure.