Регулярна обчислювальна структура для ранжування даних

Abstract

У статті розглянуто функціональні можливості обчислювача з регулярною структурою, наведено його структурну схему. Обчислювач містить регістрову пам'ять, пам'ять даних, пам'ять рангів, масив елементів маски, вузол керування та масив індикаторів. Пам'ять даних містить масив вхідних лічильників, пам'ять рангів - масив вихідних лічильників. Обчислювач не тільки виконує сортування, але й має можливість візуалізувати результати ранжування відсортованих елементів вхідного масиву чисел за рахунок блока індикації, який містить пам'ять рангів і масив індикаторів. Регулярність структури обчислювача реалізовано у горизонталь-ному і вертикальному напрямках. Це дозволить ефективно її розмістити у мікросхемі ПЛІС з можливістю модульного нарощування. Проаналізовано особливості функціонування обчислювача для сортування з ранжуванням, які дозволяють прискорити процес обробки за рахунок використання швидкісних операцій декремента/інкремента. Ці операції застосовуються відповідно до масиву чисел та масиву рангів. Описано особливості процесу сортування в обчислювачі та наведено блок-схему алгоритму. Обчислювач реалізує альтернативний підхід до вертикальної обробки даних, а саме паралельно-вертикальне сортування масиву чисел. Розглянуто функціональну схему елемента маски, масив яких виконує головну роль у формуванні рангів відсортованих елементів числового масиву. Представлено схему з’єднань мікросхеми вихідного лічильника та семисегментного індикатора, які є складовими блока індикації обчислювача.

The article discusses the functionality of a processor with a regular structure, the structural diagram is showed. Processor contains register memory, data memory, rank memory, an array of mask elements, a control unit, and an array of indicators. The data memory con-tains an array of input counters, and the rank memory contains an array of output counters. The processor not only performs sorting, but also has the ability to visualize the results of ranking sorted elements of the input array of numbers due to the display block, which contains rank memory and an array of indicators. The regularity of the processor structure is realized in the horizontal and vertical directions. This will make it possible to effectively place it in an FPGA chip with the possibility of modular expansion. The features of the functioning of the processor for sorting with ranking are analyzed, which makes it possible to speed up the processing process by using high-speed decre-ment/increment operations. These operations are applied according to an array of numbers and an array of ranks. The features of the sorting process in the processor are described and a block diagram of the algorithm is presented. The processor implements an alternative approach to vertical data processing, namely, parallel-vertical sorting of an array of numbers. The functional diagram of the mask element, an array of which plays the main role in the formation of the ranks of the sorted elements of a numeric array, is considered. The diagram of the connec-tions of the chip of the initial counter and the seven-segment indicator, which are the components of the display block of the processor, is presented.