Конвеєрний підсумовуючий пристрій

Abstract

Конвеєрний підсумовуючий пристрій містить n комірок, до кожної з яких входять суматор, вузол виділення загальної частини операндів, три регістри, D-тригер, мультиплексор, блок порівняння і блок логічних елементів І. Перший вхід і-ої комірки з'єднаний з першим входом мультиплексора, вихід якого підключений до входу першого регістра, вихід якого з'єднаний з першим входом блока порівняння та першим входом вузла виділення загальної частини операндів, вихід якого з'єднаний з третім регістром. Вихід другого регістра з'єднаний з першим входом блока елементів І та другим входом блока порівняння, перший вихід якого з'єднаний з другим входом мультиплексора, а другий вихід - з D-входом D-тригера, R-вхід якого підключений до входу установлення в початковий стан пристрою, інверсний вихід D-тригера підключений до другого входу блока елементів І

Предлагаемое конвейерное суммирующее устройство содержит n ячеек, каждая из которых содержит сумматор, устройство для выделения общей части операндов, три регистра, D-триггер, мультиплексор, устройство сравнения и логический элемент И. Первый вход i-ой ячейки соединен с первым входом мультиплексора. Выход мультиплексора соединен с входом первого регистра. Выход первого регистра соединен с первым входом устройства сравнения и первым входом устройства для выделения общей части операндов, выход которого соединен с входом третьего регистра. Выход второго регистра соединен с первым входом логического элемента И и вторым входом устройства сравнения. Первый выход устройства сравнения соединен со вторым входом мультиплексора, а второй выход соединен с входом D D-триггера. Вход R D-триггера соединен с линией сигнала для установки суммирующего устройства в исходное состояние. Инверсный выход D-триггера соединен со вторым входом логического элемента И.

The proposed conveyer summing unit consists of n cells, each of which contains a summator, a unit for extracting a common component of operands, three registers, a D trigger, a multiplexer, a comparator, and an AND logic element. The first input of the i-th cell is connected to the first input of the multiplexer. The multiplexer output is connected to the input of the first register. The first register output is connected to the first input of the comparator and to the first input of the extracting unit. The extracting unit output is connected to the third register input. The second register output is connected to the first input of the AND logic element and to the second input of the comparator. The first output of the comparator is connected to the second input of the multiplexer, and the second input is connected to the D input of the D trigger. The R input of the D trigger is connected to the circuit for resetting the summing unit. The inverting output of the D trigger is connected to the second input of the AND logic element.