• English
    • русский
    • українська
  • русский 
    • English
    • русский
    • українська
  • Войти
Просмотр элемента 
  • Главная
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • Просмотр элемента
  • Главная
  • Патенти, авторські свідоцтва
  • Патенти (ВДТУ)
  • Просмотр элемента
Сайт інституційного репозитарію ВНТУ містить роботи, матеріали та файли, які були розміщені докторантами, аспірантами та студентами Вінницького Національного Технічного Університету. Для розширення функцій сайту рекомендується увімкнути JavaScript.

Конвеєрний пристрій

Автор
Мартинюк, Тетяна Борисівна
Кожем'яко, Андрій Вікторович
Хом'юк, Віктор Вікторович
Мартынюк, Татьяна Борисовна
Кожемьяко, Андрей Викторович
Хомяк, Виктор Викторович
Martyniuk, Tetiana Borysivna
Kozhemiako, Andrii Viktorovych
Khomiak, Viktor viktorovych
Дата
2005-05-16
Metadata
Показать полную информацию
Collections
  • Патенти (ВДТУ) [339]
Аннотации
Конвеєрний пристрій містить n входів та n комірок, крім того, і-та комірка містить блок порівняння, суматор, вузол виділення загальної частини операндів, три регістри, D-тригер, мультиплексор і блок логічних елементів І, блок порівняння, вузол виділення загальної частини операндів, мультиплексор, комірку. Він містить в n-ій комірці другий суматор, четвертий регістр, другий D-тригер і елемент АБО-НІ.
 
Предлагаемое конвейерное вычислительное устройство содержит несколько последовательно соединенных вычислительных ячеек, количество которых соответствует количеству входов устройства. Каждая ячейка, кроме последней, содержит устройство сравнения, сумматор, устройство для выделения общей части операндов, три регистра, D-триггер, логические элементы И и мультиплексор. Последняя вычислительная ячейка содержит дополнительный сумматор, дополнительный регистр и логический элемент ИЛИ-НЕ.
 
The proposed pipeline computing device contains several computing cells connected in series, the number of which corresponds to the number of the device inputs. Each cell, excluding the last one, contains a comparator, an adder, a unit for isolating the common part of operands, three registers, a D trigger, AND logic elements, and a multiplexer. The last computing cell contains an additional adder, an additional register, and an OR-NOT logic element.
 
Пожалуйста, используйте этот идентификатор, чтобы цитировать или ссылаться на этот ресурс:
http://ir.lib.vntu.edu.ua//handle/123456789/21505
Открыть
6513.pdf (309.6Kb)

Институционный репозитарий

ГлавнаяПоискСправкаКонтактыО нас

Ресурсы

JetIQСайт библиотекиСайт университетаЭлектронный каталог ВНТУ

Просмотр

Весь DSpaceСообщества и коллекцииДата публикацииАвторыНазванияТематикаТипИздательствоЯзыкУДКISSNИздательства, что имеетDOIЭта коллекцияДата публикацииАвторыНазванияТематикаТипИздательствоЯзыкУДКISSNИздательства, что имеетDOI

Моя учетная запись

ВойтиРегистрация

Статистика

Просмотр статистики

ISSN 2413-6360 | Главная | Отправить отзыв | Справка | Контакты | О нас
© 2016 Vinnytsia National Technical University | Extra plugins code by VNTU Linuxoids | Powered by DSpace
Працює за підтримки 
НТБ ВНТУ